新型数字CCD相机及其图像数据传输卡设计

新型数字CCD相机及其图像数据传输卡设计

１ 数字ＣＣＤ相机及其接口技术

·ＥＸＳＹＮＣ?触发帧读出信号，是必备信号。当ＥＸＳＹＮＣ固定接低电平时，相机以最大帧速率输出图像数据；当ＥＸＳＹＮＣ正负交替时，它的下降沿触发帧读出。

·ＢＩＮ?像元合并信号，也是可选信号，可以控制像元合并。像元合并后会降低相机的空间分辨率，但会增强探测器对光的敏感性。ＢＩＮ信号高有效，不用时将其接为低电平。

以上信号均由应用系统产生，送给相机，为应用系统根据需要设定相机的工作模式提供了手段。

数据总线接口信号为相机输出信号，包括：

·ＤＡＴＡ０～１１?１２位数据总线。ＤＡＴＡ０～１１是相机输出的、分别对应目标某个像元灰度的１２位图像数据。

·ＦＶＡＬ?帧同步信号。ＦＶＡＬ高电平表明相机正输出一帧有效数据。

·ＬＶＡＬ?行同步信号。当ＦＶＡＬ为高电平时，ＬＶＡＬ高电平表明相机正输出一个有效的像元行。在两个有效行之间，ＬＶＡＬ会变低跳过几个无效的像元，跳过的像元数取决于相机的型号和预触发设定。

２．１ 图像数据传输卡电路说明

笔者设计开发的适用于ＤＡＬＳＡ公司ＣＡ－Ｄ７－１０２４Ｔ型数字ＣＣＤ相机的图像传输卡的原理框图如图２所示。

２．２ ＦＰＧＡ时序逻辑发生器设计

本图像数据传输卡采用ＡＬＴＲＡ公司生产的ＦＰＧＡ芯片ＥＰＭ７１２８ＳＬＣ８４－１５作为时序逻辑发生器。通过在系统编程（ＩＳＰ）使其实现一个２０位计数器、一个１位计数器、两个锁存器及十几个非标逻辑门的功能。其中２０位计数器给１Ｍ×４Ｂｉｔ的帧存储器提供地址；１位计数器用来对卡上的３０ＭＨｚ时钟信号进行二分频，产生１５ＭＨｚ的ＶＣＬＫ信号；两个锁存器分别输出行同步和场同步信号；逻辑门用来实现信号的与、或、非等逻辑运算。

ＢＥＧＩＮ

ＨＳＹＮＣ ＝ ｌｐｍ＿ｆｆ＿ｃｏｍｐｏｎｅｎｔ２．ｑ?０．．０??

ｌｐｍ＿ｆｆ＿ｃｏｍｐｏｎｅｎｔ２．ｃｌｏｃｋ ＝ ＦＶＡＬＴ＆ＳＴＲＯＢＴ＆ＬＶＡＬＴ＆??

ＧＰ５? ＃ ＧＰ５＆ＶＣＬＫ?

ｌｐｍ＿ｆｆ＿ｃｏｍｐｏｎｅｎｔ２．ｄａｔａ?０．．０? ＝ ＨＳＹＮＮ?

ＶＳＹＮＣ ＝ ｌｐｍ＿ｆｆ＿ｃｏｍｐｏｎｅｎｔ３．ｑ?０．．０??

ｌｐｍ＿ｆｆ＿ｃｏｍｐｏｎｅｎｔ３．ｃｌｏｃｋ ＝ ＦＶＡＬＴ＆ＳＴＲＯＢＴ＆ＬＶＡＬＴ＆

??ＧＰ５? ＃ ＧＰ５＆ＶＣＬＫ?

ｌｐｍ＿ｆｆ＿ｃｏｍｐｏｎｅｎｔ３．ｄａｔａ?０．．０? ＝ ＶＳＹＮＮ?

ＳＴＲＯＯ ＝ ＦＶＡＬＴ＆ＳＴＲＯＢＴ＆ＬＶＡＬＴ＆??ＧＰ５??

Ａ?１９．．０? ＝ ｌｐｍ＿ｃｏｕｎｔｅｒ＿ｃｏｍｐｏｎｅｎｔ．ｑ?１９．．０??

ｌｐｍ＿ｃｏｕｎｔｅｒ＿ｃｏｍｐｏｎｅｎｔ．ａｃｌｒ ＝ ｓｃｌｒ?

ｌｐｍ＿ｃｏｕｎｔｅｒ＿ｃｏｍｐｏｎｅｎｔ．ｃｌｏｃｋ＝ＦＶＡＬＴ＆ＳＴＲＯＢＴ＆ＬＶＡＬＴ＆

??ＧＰ５? ＃ ＧＰ５＆ＶＣＬＫ?

／ＷＥ ＝ ??ＦＶＡＬＴ＆ＬＶＡＬＴ＆?ＳＴＲＯＯ? ?

／ＯＥ ＝ ＦＶＡＬＴ?

ＦＶＴＡ ＝ ＦＶＡＬＴ?

／ＦＶＴＡ ＝ ?ＦＶＡＬＴ?

ＶＣＬＫ ＝ ｌｐｍ＿ｃｏｕｎｔｅｒ＿ｃｏｍｐｏｎｅｎｔ１．ｑ?０．．０??

ｌｐｍ＿ｃｏｕｎｔｅｒ＿ｃｏｍｐｏｎｅｎｔ１．ｃｌｏｃｋ ＝ ＶＶＣＬＫ?

ＶＶＣＬＫ ＝ ＣＬＫ ＆ ＧＰ５?

２ＶＣＬＫ ＝ ＶＶＣＬＫ?

Ｆ１ ＝ Ａ１９＆ＧＰ５?

ＨＳＹＮＮ ＝Ａ５＆Ａ６＆Ａ７＆Ａ８＆Ａ９＆ＧＰ５?

ＶＳＹＮＮ ＝Ａ１４＆Ａ１５＆Ａ１６＆Ａ１７＆Ａ１８＆ＧＰ５?

ＥＮＤ?

·ＰＣＩ桥引脚的最大走线长度限于１．５英寸，ＣＬＫ信号走线长度限于２．５±０．１英寸，且只连接一个负载；

·采集卡应遵守最大引脚电容小于１０ｐＦ的限制；

·共享的ＰＣＩ信号在板上，只能带一个负载。

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