基于EPM7256AETC100-5实现CDMA2000 BTS时钟同步的应用解决方案

基于EPM7256AETC100-5实现CDMA2000 BTS时钟同步的应用解决方案

1 引言

2 系统时钟同步方案

3GBTS时钟同步系统主要向其它模块提供以下时钟信号：10MHz，用作测试仪器的参考时钟要求频率稳定度优于±0.05×10-6 ；2s（0.5Hz，整个系统的频率基准要求频率稳定度优于±0.05 ×10-6；16 fc（fc = 1.2288MHz），用作数字框内单板的I/O时钟及其它时钟的参考源。

3 数字鉴相器电路

数字鉴相器电路如图2所示。其核心是一个位宽8bit的计数器，第二级锁相环输出的16 fc信号为计数脉冲，同时用16 fc 作为时钟去采集GPS_1S信号的上升沿作为计数器的同步清零信号。Sclr信号同时还作为鉴相值的锁存信号；计数器清零在鉴相值锁存之后；PD_INT为鉴相中断信号； PD_CLR_EN为软件清零使能信号。实际工作过程是这样的：在每一个GPS秒脉冲的上升沿将鉴相值锁存，同时向CPU发出中断请求，CPU响应中断读取鉴相值，Sclr信号同时还将计数器清零。

4 2S产生电路

5 相差检测控制电路

图3电路输出2s信号具有很高的稳定度，但为了防止发生相位漂移，设计了图5所示的相位检测控制电路。软件控制信号soft_clr作为GPS_s信号的开关。当软件输出一个上升沿，则GPS_s信号通过一个2分频后与2s信号异或，即检测出二者的相位差，代表该相位差的正脉冲输入一个 PHASE_ERR_DETECT模块，即由16 fc信号对脉宽进行计数，当相位差大于规定的阈值时，输出一个窄脉冲detout去控制图6中的D触发器，从而让GPS_2s的上升沿信号输出至图3计数器的sload端重新控制对计数器的置数。如果相位差小于规定的阈值，则图5电路不输出控制脉冲，2s维持原来的相位。

图6电路为一个GPS_2s的上升沿检测电路和一个由detout控制的开关电路组成，同时控制输出的sload 信号的脉宽为半个16 fc的周期。图7为图5和图6电路的仿真波形。

6 结束语

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