基于FPGA的ARM并行总线设计与仿真分析

基于FPGA的ARM并行总线设计与仿真分析

1 ARM并行总线的工作原理

ARM处理器LPC2478的外部并行总线由24根地址总线。32根数据总线和若干读写、片选等控制信号线组成。根据系统需求，数据总线宽度还可以配置为8位，16位和32位等几种工作模式。

根据ARM外部并行总线操作的时序，ARM外部总线的读写操作均在CS为低电平有效的情况下进行。由于读操作和写操作不可能同时进行，因此WE和OE信号不能同时出现低电平的情况。

数据总线DATA是双向的总线，要求FPGA也要实现双向数据的传输。在时序图中给出了时序之间的制约关系，设计FPGA时应该满足ARM信号的建立时间和保持时间的要求，否则可能出现读写不稳定的情况。

2 FPGA的并行总线设计

2.1 FPGA的端口设计

FPGA 和ARM之间的外部并行总线连接框图，如图2所示。由于FPGA内部的SRAM存储单元为32位，不需要进行字节组的选择，因此BLS信号可以不连接。为了便于实现ARM和FPGA之间数据的快速传输，FPGA内部的SRAM既要与ARM处理器进行读写处理，还要跟FPGA内部的其他逻辑模块进行数据交换，因此SRAM采用双口RAM来实现。

WE为ARM输入到FPGA的写使能信号。CS为ARM输入到FPGA的片选信号，FPGA没有被ARM选中时必须输出高阻态，以避免总线冲突。

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