一种高速PCI数据采集卡设计方案

一种高速PCI数据采集卡设计方案

引言

1 硬件结构

高速数据采集卡的硬件结构见图1。

2 数据采集过程

3 FPGA的逻辑设计

FPGA器件要实现的功能是从A/D器件读取数据，然后通过局部总线将数据传送给CY7C09449内部的双端口SRAM。对FPGA的逻辑编程是在Quatus6.0下进行的。顶层逻辑设计使用原理图设计方法，把FPGA的逻辑分为3个模块，每个模块内部逻辑使用文本设计方法，使用VHDL语言编程。FPGA内的逻辑模块如图2所示。

因为在数据采集的过程中A/D采样速度数据是固定的，但是数据传输有时速度很快而有时因为等待出现短时的阻塞。所以必须要有FIFO来缓冲采集的数据。FIFO模块是用Quatus6.0的向导生成的，只需要设定有关参数即可。FIFO的写入和读取使用同步接口逻辑，FIFO的存储宽度是32位，其深度是512。

在CY7C09449的局部总线上，FPGA处于类似于微处理器的地位，控制着局部总线数据传输的主动权。FPGA的逻辑设计中，局部总线控制模块的逻辑设计是获得高速数据传输的关键。同步数据传输要比异步数据传输的逻辑复杂得多。在局部总线控制模块的逻辑设计中使用了状态机，其设计的关键在于状态机的状态的定义和在各种条件下状态的转换。为了简单起见这里不对多块数据传输控制、中断信号产生逻辑作讨论而只介绍传送一个数据块的逻辑。

状态机共定义了7个状态，各种状态的转换关系见图3。

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