如何隔离LVDS？哪些应用可以使用LVDS隔离？

如何隔离LVDS？哪些应用可以使用LVDS隔离？

当今有哪些选择？

对于转换器和处理器接口的电流隔离，同光耦合器相比，标准数字隔离器是快得多、鲁棒且更为可靠的解决方案。然而，支持高速或精密转换器的典型LVDS数据速率为数百 Mbps，但最快速的标准数字隔离器最多支持150 Mbps。

图1. 隔离器实施的价值主张与隔离器速度的关系

图2. ADN4651 600 Mbps LVDS隔离器框图

新型LVDS隔离器是否是直接可用的解决方案？

为了保证这些LVDS隔离器能够插入转换器至处理器的接口中，或是以高达600 Mbps运行的处理器内链路中，ADN465x系列有着超低抖动的精密时序。这点相当重要，因为在600 Mbps下，单位间隔（UI，例如位时间）只有1.6 ns，因此边缘上的抖动必须非常小，以便接收器件有足够的时间去对位进行采样。ADN465x的典型总抖动为70 ps，或在600 Mbps下小于5% UI，假设误码率为1×10-12。

如何量化抖动？

图3. ADN4651的眼图和直方图

相比之下，确定性抖动(DJ)的来源是有界限的，例如脉冲偏斜所导致的抖动、数据速率相关抖动(DDJ)和符码间干扰(ISI)。脉冲偏斜源于高至低与低至高传播延迟之间的差异。这可以通过偏移交越实现可视化，即在0 V时，两个边沿分开（很容易通过图3 中直方图内的分隔看出来）。DDJ源于不同工作频率时的传播延迟差异，而ISI源于前一跃迁频率对当前跃迁的影响（边沿时序在一连串的1秒或0秒与1010模式码之后通常会有所不同）。

为了完整地估算特定误码率下的总抖动(TJ@BER)，RJ与DJ可以依据测量得到的TIE分布所适配的模型来计算。此类模型中的一种是双狄拉克模型，它假设高斯随机分布与双狄拉克δ函数卷积（两个狄拉克δ函数之间的分隔距离对应于确定性抖动）。对于具有明显确定性抖动的TIE分布而言，该分布在视觉上近似于此模型。有一项困难是某些确定性抖动会对高斯分量带来影响，亦即双狄拉克函数可能低估确定性抖动，高估随机抖动。然而，两者结合仍能精确估计特定误码率下的总抖动。

RJ规定为高斯分布模型中的1 σ rms值，若要推断更长的运行长度（低BER），只需选择适当的多σ，使其沿着分布的尾端移动足够长的距离（1×10-12位错误需要14 σ）即可。接着加入DJ以提供TJ@BER的估计值。对于信号链中的多个元件，与其增加会导致高估抖动的多个TJ值，不如将RJ值进行几何加总，将DJ值进行代数加总，这样将能针对完整的信号链提供更为合理的完整 TJ@BER估计。

ADN4651的RJ、DJ和TJ@BER全都是分别指定的，依据多个单元的统计分析提供各自的最大值，藉以确保这些抖动值在电源、温度和工艺变化范围内都能维持。

不同LVDS接口如何仰赖精密数据跃迁？

图4. 用于AD7960和SDP-H1的ADN4651隔离电路

ADC采样时钟可能需要加以隔离，以便将使用外部时钟源的模 拟前端成功地完全隔离；举例来说，为一组多重数据采集通道 同时提供时钟信号。这对任何隔离器来说都是挑战，因为时 钟上的任何抖动都会直接增加到孔径抖动上，进而降低测量质 量。同时钟源一样，LVDS信号链中用于时钟分配的器件，例如 扇出缓冲器，通常都会将此抖动规定为加性相位抖动。这意味 着输入时钟的相位噪声会与输出时钟的相位噪声进行比较，并 将其差值在相关频率范围（一般为12 kHz至20 MHz）上进行积 分。ADN465x系列本质上属于集成隔离功能的LVDS缓冲器，所 以同样的观点也适用于分析对ADC采样的影响。使用ADN465x 时，确保典型加性相位抖动只有376 fs，这样即使增加电流隔 离，也能维持原始测量质量，因为增加隔离可以消除处理器端 数字电路中的噪声。

在采样时钟被隔离的情况下，600 Mbps的无错误传输、与300 MHz 时钟同步以及最高ADC性能和分辨率，已经通过参考电路 CN-0388中的AD7960（18位、5 MSPS、SAR ADC）加以验证，如 图4所示。利用能够透明隔离模拟前端的转接卡，将ADC电路板 与高速SDP-H1评估平台之间的现有ADC评估平台进行隔离。软 件没有更动，利用精密模拟信号源对数据手册规格所做的评估 确认其具有与非隔离平台相同的性能。

还有哪些应用可以使用LVDS隔离？

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