采用FPGA相关技术助力高端存储器接口设计

采用FPGA相关技术助力高端存储器接口设计

现在，FPGA供应商提供的新的硅特性、以及硬件经过验证的参考设计已克服了这些挑战。此外，工程师还必须遵循一些基本规则以缩短设计周期。

应该：

采用动态校准机制来调整时钟和选通脉冲的关系并将FPGA时钟对准读取数据的中心。这种方案可提供运行时调整以补偿设计过程中无法考虑到的所有系统变异。

采用领先FPGA供应商提供的硬件经过验证的参考设计。用户在自己的定制设计中，可把参考设计作为起点，从而节省宝贵的时间和资源。

图：采用动态校准机制来调整时钟和选通脉冲关系，并将FPGA时钟与所读取的数据实现中心对齐。

避免：

在读周期中，采用固定相移延时使时钟或选通脉冲对中数据有效窗。当数据速率很高时，由于在设计期间无法考虑到的工艺、电压和温度等系统变异，这么做可能减小设计余裕。

PCB布局中，在通过接口的返回路径上出现中断和障碍物。中断将使返回电流的路径更长，并会在系统中产生有害噪声。

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。