Zynq UltraScale+ MPSoC以太网接口调试

Zynq UltraScale+ MPSoC以太网接口调试

1. 以太网接口介绍

TX/RX data between MAC & PHY

2. MDC/MDIO接口

帧格式： CL22（GE）， CL45（XE）；

Phy地址： 访问外部哪颗phy；

MDC clock频率： 不超过2.5 MHz （defined by the IEEE802.3）；

3. RGMII接口

硬件设计Tips：

RGMII规范中约定data和clock之间需要有2ns延迟，实现方式：

B. PCB（data/clock等长处理）+PHY芯片上分别设置TX/RX delay（现在phy基本上均支持，使用前请查看phy手册确认）；

RGMII规范约定：

带有internal delay的phy/mac：

4. 软件开发Tips

5. 调试Tips

在uboot下通过mii命令查看phy的link/AN/Speed状态，或者配置loopback测试。

通过mii info可以查看MDC/MDIO总线下挂载了哪些phy address。

ZynqMP》 mii info

PHY0x07： OUI = 0x5043， Model = 0x21， Rev = 0x00， 1000baseX， FDX

PHY0x0C： OUI = 0x5043， Model = 0x21， Rev = 0x00， 1000baseX， FDX

ZynqMP》

ZynqMP》mii device

MIIdevices： ‘eth0’

Currentdevice： ‘eth0’

通过mii dump可以查看phy的状态，可读性好。

ZynqMP》 mii dump 7 0

0. （1140） -- PHY control register --

（8000:0000） 0.15 = 0 reset

（4000:0000） 0.14 = 0 loopback

（2040:0040） 0. 6，13 = b10 speed selection = 1000 Mbps

（1000:1000） 0.12 = 1 A/N enable

（0800:0000） 0.11 = 0 power-down

（0400:0000） 0.10 = 0 isolate

（0200:0000） 0. 9 = 0 restart A/N

（0100:0100） 0. 8 = 1 duplex = full

（0080:0000） 0. 7 = 0 collision test enable

（003f:0000） 0. 5- 0 = 0 （reserved）

6. 常见问题及解决方法

Q1：PHY无法访问？

A1：查看原理图MDIO是否有上拉、phy address是否正确、降低MDC clock测试。

A2：PC防火墙是否关闭，包含windows自带的防火墙？设备ip和pcip地址是否配置正确？如果以上均已操作正确，重点检查RGMII PHY的TX/RX delay配置。

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