PCI接口IP核的DVB码流接收系统设计

PCI接口IP核的DVB码流接收系统设计

系统硬件模块设计

系统的硬件电路设计要求：能将传输速率为270 Mbps的串行DVB—ASI码流实时、无损地通过PCI接口传输到PC，以供PC上的应用程序做进一步处理。在操作和使用上要方便，在设计上要求结构紧凑、接口简单、性能可靠、易于升级。系统硬件框图如图1所示。

DVB码流输入模块

图1 系统硬件框图

核心控制模块

FPGA控制电路内部框图如图2所示，它是本设计的核心部分，对输入的ASI信号保留有效的DVB传输流，发送到FIFO输入端进行缓存。并将FIFO缓存后输出的数据用DMA传输方式通过PCI总线实现对PC内存的存取，同时利用FIFO的标志信号控制DMA传输过程。下面对FPGA控制电路的各模块进行介绍。

PCI_MT32功能模块

图2 FPGA控制电路内部框图

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