FPGA内部详细架构

FPGA内部详细架构

FPGA 内部详细架构又细分为如下六大模块：

为了便于管理和适应多种电器标准，FPGA 的 IOB 被划分为若干个组（Bank），每个 Bank 的接口标准由其接口电压 VCCO 决定，一个 Bank 只能有一种 VCCO，但不同 Bank 的 VCCO 可以不同。只有相同电气标准和物理特性的端口才能连接在一起，VCCO 电压相同是接口标准的基本条件。

Slice 又分为 SLICEL（Logic）和 SLICEM（Memory）。SLICEL 和 SLICEM 内部都各自包含了 4 个 6 输入查找表（LUT6）、3 个数据选择器（Mux）、1 个进位链（Carry Chain）和 8 个触发器（Flip-Flop）：

对于查找表：目前主流 FPGA 都采用了基于 SRAM 工艺的查找表（LUT）（Look Up Table）结构。LUT 本质上就是一个 RAM。当用户通过原理图或 HDL 语言描述了一个逻辑电路以后，FPGA 开发软件会自动计算逻辑电路的所有可能结果，列成一个真值表的形式，并把真值表（即输入对应的输出逻辑）事先写入 RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的RAM。

数据选择器：数据选择器一般在 FPGA 配置后固定下来。 进位链：超前进位加法器，方便加法器的实现，加快复杂加法的运算。 寄存器：可以配置成多种工作方式，比如 FF 或 Latch，同步复位或异步复位、复位高有效或低有效等等。 SLICEM 的结构与 SLICEL 的结构类似，最大的区别是使用了一个新的单元代替 SLICE 中的查找表。这个新的单元可以配置为 LUT、RAM、ROM 或移位寄存器（SRL16 或 SRL32），从而可以实现 LUT 的逻辑功能，也能做存储单元（多个单元组合起来可以提供更大的容量）和移位寄存器（提供延迟等功能）。

其中 SLICEM 中 LUT 的输入端都地址和写地址为 8 位，高两位可能是将 4 个 LUT 并联一起作为一个大的 RAM 或 ROM 时用，同时 SLICEL 和 SLICEM 的 LUT 均可设为 5 位或 6 位查找表。

一个 BRAM 的大小为 36K Bits，并且分成两个小的 BRAM 各自为 18K Bits，排列成又分为上下两块，上半部分为 RAMB18 下半部分为 RAMBFIFO36。在 FIFO 例化的时候可以将 BRAM 设置为 FIFO 时，不会使用额外的 CLB 资源，并且这部分 RAM 是真双口 RAM。

FPGA 所采用的逻辑单元阵列 LCA（Logic Cell Array）内部所包括的可配置逻辑模块 CLB（Configurable Logic Block）、 输出输入模块 IOB（Input Output Block）和内部互连线（Interconnect）三个部分。前面两种已经介绍完毕，接下来介绍第三种：

4、互连线资源（Interconnect）

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA 芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为 4 类不同的类别：第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用于完成芯片 Bank 间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。

5、底层内嵌功能单元

DCM 的核心器件是数字锁相环（DLL，Delay Locked Loop）。它是由一串固定时延的延时器组成，每一个延时器的时延为 30皮秒，也就是说，DCM 所进行的倍频、分频、调相的精度为 30 皮秒。

对于时钟，我们最好不要将两个时钟通过一个与门或者或门（逻辑操作），这样的话就很可能会产生毛刺，影响系统稳定性，如果要对时钟进行操作，例如切换时钟等，请使用 FPGA 内部的专用器件“BUFGMUX”。

6、内嵌专用硬核

审核编辑 ：李倩

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