FPGA设计约束技巧之XDC约束之I/O篇（下）

FPGA设计约束技巧之XDC约束之I/O篇（下）

继《XDC约束技巧之I/O篇（上）》 详细描述了如何设置Input接口约束后，我们接着来聊聊怎样设置Output接口约束，并分析UCF与XDC在接口约束上的区别。

Output 接口类型和约束

系统同步接口 与 Input 的系统同步接口一样，FPGA 做 Output 接口的系统同步设计，芯片间只传递数据信号，时钟信号的同步完全依靠板级设计来对齐。所以设置约束时候要考虑的仅仅是下游器件的 Tsu/Th 和数据在板级的延时。

源同步接口

与源同步接口的 Input 约束设置类似，FPGA 做源同步接口的 Output 也有两种方法可以设置约束。

具体约束时可以根据不同的已知条件，选用不同的约束方式。一般而言，FPGA 作为输出接口时，数据相对时钟的 Skew 关系是已知条件（或者说，把同步数据相对于时钟沿的 Skew 限定在一定范围内是设计源同步接口的目标），所以方法二更常见。

方法一 Setup/Hold Based Method Setup/Hold Method 的计算公式如下，可以看出其跟系统同步输出接口的设置方法完全一样。如果换成 DDR 方式，则可参考上一篇 I/O 约束方法中关于 Input 源同步 DDR 接口的约束，用 两个可选项-clock_fall 与 -add_delay 来添加针对时钟下降沿的约束值。

这便是接口约束中最容易混淆的地方，请一定牢记 set_output_delay 中 -max/-min 的定义，即时钟采样沿到达之前最大与最小的数据有效窗口。

如果我们在纸上画一下接收端的波形图，就会很容易理解：用于 setup 分析的 -max之后跟着正数，表示数据在时钟采样沿之前就到达，而用于 hold 分析的 -min 之后跟着负数，表示数据在时钟采样沿之后还保持了一段时间。只有这样才能满足接收端用于锁存接口数据的触发器的 Tsu 和 Th 要求。

方法二 Skew Based Method 为了把同步数据相对于时钟沿的 Skew 限定在一定范围内，我们可以基于 Skew 的大小来设置源同步输出接口的约束。此时可以不考虑下游采样器件的 Tsu 与 Th 值 。

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。