回顾接口技术发展历史

回顾接口技术发展历史

回顾接口技术发展历史，其实数据的传输最开始是低速的串行接口（Serial Interface，简称串口），为了提高数据的总带宽，首先想到的是增加数据传输位宽，再进一步提升速率。也就是并行接口（Parallel Interface，简称并口）的方式，并逐渐取代传统低速串口成为主流。但随着并口的发展，其限制也也越来越明显。而高速串行（High Speed Serial，HSS）接口技术具有的优势使其有取代目前并口的趋势。表现为接口总带宽的显著提升。其历史就像图1所示，从山间小道升级为乡村公路，再到高速公路(网)，能够提供更高的通行量。

图1

图2

串口和并口的交替发展演进，真可谓“三十年河东，三十年河西”，技术并没有对错，“时势造英雄”。

对于串口和并口那个速度快的问题，这就要看怎么描述这个问题了。

当然从总数据带宽的角度看，比如64bit DDR3-1600的最大数据带宽也超过了100Gbps（64*1.6Gbps）。也能提供不俗的总带宽表现。其实SerDes也可以多通道并行使用，比如像PCIe协议的x4、x8、x16模式。尽管也存在多通道的对齐问题。但呈现的总带宽相对来说会更大些。高速串口技术的发展未来仍是提升单通道速度和多通道并行使用相结合。所以，串并口的概念可能会进一步模糊。整体结果是提供不断改进升级的数据总带宽。

图3

自同步其实就是目前SerDes中采用的方式，接口传送的数据中包含了时钟的信息，通过接收端（Rx）的时钟数据恢复（Clock Data Recovery，CDR）电路完成对接收数据的时钟抽取和数据再采样。最终恢复出正确的数据。

SerDes接口简单示意图如图4，并给出了不同位置的数据速率的例子。图(a)中时钟速率为125MHz的8bit并行数据（一个时钟周期8ns，共8bit数据），经过串化，转化为1Gbps的1bit串行数据（一个UI为1ns，包含1bit数据），经过发送器和通道到接收器，经过接收器处理后仍为1Gbps，解串后恢复为125MHz时钟速率的8bit并行数据。这个过程可以形象理解为图(b)的低速的拉瓦尔喷管，气流从截面逐渐减小的椎体到截面逐渐增大的椎体，“截面大处流速小，截面小处流速大”。

图4

图5

从图4(a)也可初窥SerDes的技术，主要体现在几个方面。

第二，信号完整性考虑。在传输线内容中我们初步了解到传输线的非理性特性，随着信号的数据率提高和通道长度的增加，发送器（Tx）发送的数据经过信道（channel）后衰减和码间干扰（ISI）的存在使得接收器（Rx）端的信号已经没了模样。为了把数据正确恢复出来，需要通过均衡器（Equalizer）均衡信道的衰减和数据的码间干扰。比如常见的有Tx的前馈均衡（FFE），Rx端的连续时间线性均衡（CTLE）和判决前馈均衡（DFE）等手段。

图6

第四，CDR环路。Rx端的另一个难点是CDR环路，CDR的实现有不同的实现方式。CDR的环路通常会包含了大量数字实现，准确的理解也很关键，对这部分的理解还在学习中，有机会再和大家分享。

第五，时序约束限制。当数据率升高时，对于DFE的判决反馈回路的时序设计提出了更高的要求。比如说对于50Gbps的SerDes，一个UI的时间为20ps，几乎和逻辑门的延迟相当，这就要求DFE的反馈回路的逻辑设计必须尽可能的简单。单独时钟速率会遇到困难，而采用PAM-4或PAM-8等信号方式就会显得很有前景。

SerDes是一个复杂数模混合系统，内部还包含了大量数字实现内容。8B/10B等编解码实现，PRBS生成和检查，环回测试、自适应算法实现，系统状态控制数字实现等等。

目前SerDes的应用，主要有Chip-to-Chip，Board-to-Board, Box-to-Box等形式，如图7(a/b/c)示意图。并在大型数据中心，通信骨干网络，消费电子等场景下都有应用。

图7

图8

从协议的角度看，不同的协议通常会有不同的分层定义。我们关注的SerDes硬件实现大多集中在物理层。当然对协议更高层的了解能够帮助更好的理解底层硬件实现。

另附文中缩写术语全称：

NRZ Non-Return to Zero

PAM-4 Pluse Amplitude Modulation - 4 level

SerDes Serializer/Deseiralizer

Gbps Gigabit per second

DFE Desicion Feedback Equalization

FFE Feed Forward Equalization

ISI Inter-Symbol Interference

PRBS Pseudo-Random Binary Sequence

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