基于FPGA的SPI Master Interface设计

基于FPGA的SPI Master Interface设计

4.1 单次发送（正常时序）SPI Master控制器检测到SPI_start信号有效，即控制Bram接口读取配置参数，经译码后若循环发送标识寄存器为低电平,则配合发送长度寄存器读取BRAM中数据，并进行发送。

4.2 单次发送（异常时序）MOSI异常时序：正常情况下MOSI在SCK下降沿变化，此设计采用一带抽头的序列寄存器产生异常时序，如图4。

每增加一个触发器，延时增加一个系统时钟[6]，多路开关依据MOSI时序寄存器中值选择相应触发器输出，产生异常时序，举例说明如图5。

图5中sys_clk为系统时钟频率100 MHz，NSS为使能信号；MOSI为串行输出信号；当SCK频率寄存器为10时，SPI串行时钟SCK周期=(SCK频率寄存器)×10 ns=100 ns，即SCK频率为10 MHz；当MOSI时序寄存器值为4时，MOSI在SCK下降沿后4个sys_clk开始变化。

4.3 循环发送（时序正常） 每完成一次SPI发送，发送次数计数器加1，当发送次数计数器中的值与循环发送次数寄存器中值相等时，完成循环发送。发送次数由循环发送次数寄存器值决定，循环发送间隔由发送间隔计数器决定。

4.4 循环发送（时序异常） 类似循环发送(正常时序)，异常时序产生类似单次发送（异常时序）。 实现的目标器件是Xilinx的Virtex2 pro开发板。

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