Zynq MPSoC系列器件的AXI总线介绍

Zynq MPSoC系列器件的AXI总线介绍

Zynq MPSoC系列器件的AXI总线结构如下图所示：

这些PS-PL接口的主要特性如下：

Dedicated low-latency path between the low-power domain （LPD） and PL.

AXI coherency extensions （ACE） interface for full coherency. Usable as ACE-Lite for I/O coherency.

32 bits for general-purpose input and 32 bits for output from the platform management unit （PMU） for communication with the PL.

16 shared interrupts and four inter-processor interrupts.

S_AXI_ACP_FPD接口实现了PS 和PL 之间的低延迟连接，通过这个128位的接口，PL端可以直接访问APU的L1和L2 cache，以及DDR内存区域。故PL侧可以直接从cache中拿到APU的计算结果，同时也可以第一时间将逻辑加速运算的结果送至APU。

每个S_AXI_HPn_FPD接口都通过几个AMBA switch连接到DDR内存控制器。它们之间的特性如下：

S_AXI_HP0_FPD-此接口与PL侧的DP口共享其在DDR内存控制器上的端口，这些接口连接到DDR内存控制器的端口3。

S_AXI_HP{1，2}_FPD-这两个端口共享DDR内存控制器的端口4，且能独占该端口。这种独占性提供了与DDR内存的高吞吐量、低延迟通信。

所有的六个HP AXI主接口都通过PS中的SMMU。SMMU能够使用物理和虚拟地址转换。这使得每个接口都支持与APU的虚拟化。

S_AXI_LPD是连接PL和LPD之间的一个高性能的AXI接口。它能够低延迟地访问OCM和TCMs。当FPD断电时，这个接口特别有用，因为它仍然能够为PL提供对LPD的高性能访问。但是，由于互连的拓扑结构，这个端口与DDR控制器的的访问延迟比较大。

在FPD和PL之间有两个高性能通信接口，在LPD和PL之间有一个高性能通信接口，如下所示：

在LPD中，有一个高性能从接口M_AXI_HM0_LPD。该接口适合于为PS中的LPD主机（例如LP-DMA）提供对PL中的存储器的访问，以便能够传输大量数据。这个接口是低延迟的，可以在FPD关机时访问。但由于路径中有一个ID转换器，APU无法访问此接口。

下面是这十二个接口的一个简单的比较：

下面提供一个简单的选择流程，详细说明了使用Zynq MPSoC时选择PS-PL AXI接口的方法。其中包括使用每个接口的一些好处，以及在选择该接口时需要考虑的问题。

以上就是针对Zynq MPSoC的PS-PL AXI接口的简单介绍，使用时可以参考相关文档进行详细了解。

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