基于FPGA的可复用SPI接口设计

基于FPGA的可复用SPI接口设计

1、引言

SPI（Serial Peripheral Interface）串行外设接口总线［1］是一种同步全双工串行通信接口总线。由于其连线简单使用方便，故得到广泛应用。在实际开发应用中，若主控制器无SPI接口或需要与多个具有SPI接口的外设通信，就要使用主控制器的I/O口通过软件来模拟，这就在很大程度上限制了其应用且给数据传输带来不便。在FPGA技术迅速发展的时代，解决这个问题最方便的办法就是集成一个SPI核到芯片上。

这里根据业界通用的SPI总线的标准，设计一种可复用的高速SPI总线。设计过程中很多变量都采用参数形式，具体应用于工程实践时根据实际需要更改参数即可，充分体现了可复用性。

2、 SPI 总线原理

3、设计原理

3.1. 系统架构设计

根据SPI 总线的原理，本设计的SPI Master同SPI协议兼容，在主机侧的设计相当于wishbone总线［2］规范兼容的slave设备，总体架构可分为以下3个功能模块［3］：Clock generator、Serial interface、Wishbone interface

3.2. 模块设计

3.2.1 时钟产生模块spi-clgen设计

此模块重点考虑了奇分频的情况，为了节省资源对奇分频的做改动同时也能实现偶分频的情况。对输入主时钟的同步奇整数分频，可以简单地用一个Moore机来实现，编码采用Moore机增加了可靠性。

master核系统输入时钟clk-in通过divider分频产生clk-out，通过改变divider的值，可以实现任意分频的时钟输出［4］。其频率表达式如下：

数据传输模块是SPI的核心模块。此模块负责把并行进来的数据串行传出，串行进来的数据并行传出。本文设计的shift与通常的SPI移位模块设计不同，原因在于这里考虑了寄存器的复用，以使用较少硬件资源来增大一次传输数据的位数，从而提高数据传输的整体速率。对于并行进来的数据位宽比较长，比如128 位的数据时，为了提高传输的速度，本文设计工作中牺牲了资源改进了以前的保守的SPI模块。SPI MaSTer 核在主机侧作为slave设备接收数据，同时作为master设备发送数据。此模块verilog代码经ISE综合后如图3 所示。

图3.串行接口模块电路

3.2.3. 顶层TOP模块

本文在分析协议的基础上建立了高速可复用SPI总线的基本结构，包括时钟生成模块，数据传输模块，并用上层TOP模块调用底层的两个模块。顶层模块的重要作用就是让分模块能够顺利的运作起来。所以此 SPI核的顶层模块要写入控制字，通过状态机控制调用时钟生成模块和数据传输模块正常运行。其经ISE综 合后如图4所示。

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