通用两通道串行器／解串器TLK3132的工作原理及应用

通用两通道串行器／解串器TLK3132的工作原理及应用

2TLK3132工作原理

TLK3132是TI推出的一款通用两通道串行器／解串器（SERDES），采用90nm工艺，能满足一些低功耗的应用需求，内部功能模块如图1所示。SERDES Core的发送部分用于实现8位、9位或10位宽字的并串转换，然后通过一根电缆或印刷板（PCB）走线发送出去，而接收部分则将串行数据进行串并转换为8位、9位或10位宽的并行字。

图1 TLK3132内部功能框图

2.1 并行接口

图2 并行口等效框图

2.2串行接口

图3 串行接口AC耦合

2.3 8B/10B编解码及通道同步

在串行链路通信中，为了实现信号时钟的恢复，需要避免出现长串0和长串1，同时保持电路上正负电平平衡，能正确地交流耦合避免信号失真，需要传输信号中的0和1数量数目相等，因此业界广泛应用8B/10B编解码方法：实现8B到10B的映射（图4），即一个字节（8bits）用10bits来表示，从中挑选出连续0或者1个数不会超过3个，0和1的个数差不大于2 （最多6个’0’或’1’）。

为了实现信号流中0和1的个数相等，在设计编码时，针对每个原码设计了两个编码，如：十六进制字节0x3B，对应两个编码分别为110110 1001（1的个数多于0）和001001 1001（0的个数多于1），在发送过程中不断统计当前数据流中0和1的个数差，如果0的个数大于1的个数，则发送0X3B字节时取前面一种编码；反之，则取后面一种编码，这样就不断平衡数据流中0和1的个数，保持串行数据中0和1的数量相同。

图 4 8B/10B映射

串行通信中，除了有效数据外，还需要一些控制字符传送某些控制协议。因此，在8B/10编码中，包含下面两种信息：

1）D分组，用于传递有效业务数据；

2）K分组，用于传递控制信息等，如K28.5控制字符10B编码包含0011111010或1100000101（连续5个’1’或’0’，称为Comma，千兆以太网使用的8B/10B编码方案中Comma是唯一的），用于定位串行数据流中每10个bits组的边界，避免数据流出现错误时无法界定每10bit的边界，导致链路中断。

2.4时钟电路

SERDES实现的一个关键技术是时钟的产生和分布，图5是TLK3132芯片内部的时钟架构。时钟配置非常灵活，支持单端或差分参考时钟输入，同时包括多个高频锁相环电路：

1）高速SERDES Core包含了一个高频倍频器（用于产生高速串行数据）和一个基于相位内插的CDR（在接收端用于从串行数据中恢复时钟）。

3）PLL1、PLL2、PLL3和PLL4作为倍频器，和前级抖动滤除锁相环电路配合，分别产生适合的时钟频率以满足系统各个模块的需求。

图5 内部时钟架构

图6 TLK3132内部锁相环环路带宽

2.5 PRBS测试

TLK3132支持PRBS码的产生和验证，便于系统定位链路故障，提高设备的可维护性。TLK3132内部有两套PRBS测试方法，一个在SERDES Core内部（通过寄存器0x9011/0x9012配置），该测试一般是只针对生产测试，且控制性能受限，在电路设计中一般不用该功能；另一个是SERDES Core外面（图1所示），支持 PRBS测试多项式是 ，可以通过寄存器配置（0x10）或外部引脚PRBSEN逻辑控制打开或关闭。此外，PRBS验证时可通过GPO［1:0］管脚监控PRBS测试误码情况，也可访问寄存器0x1D读取误码数（当读取该寄存器后，将从新开始误码计数）。

2.6 MDIO接口和寄存器访问

TLK3132内部寄存器访问通过MDIO管理接口实现（遵循IEEE 802.3 Clause 22规格），包括管理数据时钟（MDC）和管理数据输入输出（MDIO）。由于Clause 22直接寻址寄存器空间限制，TLK3132增加了一些扩展寄存器，故支持两种寻址方式：

1）直接寻址：主要包括与物理层相关的链路配置，地址空间分布在0x00~0x1F，PA［0］的高低电平决定对TLK3132的CH0通道或CH1通道进行操作；

2）间接寻址：TLK3132的一些扩展功能访问，如内部时钟配置、I/O性能配置等。地址空间分布在0x9000~0x9900，不同通道的功能有独立的寄存器进行配置。通过间接地址访问寄存器，需要先把寄存器地址写到0x1E地址，然后把相应的控制字写到0x1F地址或从0x1F地址读取相应的寄存器值。

3 TLK3132在CPRI接口的应用

3.1 CPRI接口

CPRI接口在传输用户界面定义了物理层layer1和数据链路层layer2两层协议。在物理层中，将上层接入点的数据进行串并/并串转换，以及物理层的编解码（CPRI接口推荐采用8B/10B，遵循IEEE 802.3 2005 Clause36建议）；在数据链路层，对上层接入点的I/Q数据、物理层协议数据、网络协议数据（包括以太网数据、高层数据链路协议数据）和厂家自定义的控制信息等进行相应的处理。

目前CPRI有三种建议的链路速率，分别是614.4Mbps、1228.8Mbps、2457.6Mbp。在发送侧，把I/Q数据、控制协议信息、同步信息等复用为CPRI帧结构信息，经过物理层的8B/10B编码后，通过光纤长距离传播（几公里到几十公里）；在接收侧，CPRI帧信号经过串并转换后经过8B/10解码成相应的I/Q数据和控制协议信息，交由上层数据链路处理。

CPRI帧分成基本帧单元和超帧单元。基本帧单元的帧频是3.84MHz，包括16个字（表示为W=0…15，其中W0为控制字，后15个字为I/Q数据），根据不同的链路速率，字的长度分别为8bits、16bits（如图7所示）、32bits。超帧单元是由256个基本帧单元组成，其中，第1个基本帧单元里的控制字写入K28.5标志作为超帧的同步控制信息，其余的255个基本帧单元里的控制字包含控制和管理字（C&M）、厂商自定义控制字等，并预留一些控制字。

图7 线速率1228.8Mbps的CPRI基本帧结构

在高速数据链路通信中，抖动指标是非常关键的，CPRI接口相应推荐了高速串行信号的眼图和抖动规格。在SERDES发送侧，CPRI要求的眼图模板如图8所示。

图8 CPRI接口发送输出眼图模板（E.x.LV）

在CPRI接口的实现中，TLK3132完成高性能的串/并、并/串转换，以及CPRI帧的同步和8B/10B编解码，即CPRI接口物理层的相关功能实现。

3.2 应用例子

在该电路中，TLK3132恢复时钟送给PLL作为参考时钟，同时其参考时钟又来自PLL的输出时钟。为保证内部CDR可靠工作，TLK3132要求参考时钟跟输入高速串行数据的频偏控制在+/-200PPM以内，因此外围PLL在失锁情况下，必须保证本地振荡器的自由振荡频率要足够稳定，通常建议采用基于压控晶振的时钟方案。

图8 TLK3132在CPRI接口的典型应用

下面例子说明如何通过MDIO设置TLK3132相关寄存器的软件配置。假设：CH0和CH1通道串行速率分别为1228.8Mbps和2457.6Mbps、并行接口采用SDR接口并工作在NBI模式、使能内部8B/10B编解码器、差分参考输入122.888MHz时钟，内部抖动滤除锁相环关闭，则在TI的TLK3132评估板上参考软件配置如下。

START

CLAUSE 22 //选择CLAUSE 22模式

WRITE（00， 8000） //软件复位芯片，即对所有寄存器进行复位

READ（11， 3590， FFFF） // 验证MDIO 功能是否正常

WRITE（1E， 9100） //把0x3FF0写入0x9100寄存器，差分参考输入作为SERDES Core的参考时钟

WRITE（1F， 3FF0）

WRITE（1E， 9000） //高频倍频器的倍频系数设为10

WRITE（1F， 1515）

WRITE（1E， 9001） //设置CH0为1/2速—1228.8Mbps、CH1为全速—2457.6Mbps

WRITE（1F， 6060）

WRITE（10， 8400） //并行接收时钟选择各自通道的恢复时钟

WRITE（11， B197） //并口为SDR且工作在NBI模式、上升沿打数据、8B/10B使能

WRITE（1E， 9002） //设置CH0通道接收为交流耦合、自适应均衡

WRITE（1F， 1005）

WRITE（1E， 9004） //设置CH1通道接收为交流耦合、自适应均衡

WRITE（1F， 1005）

WRITE（1E， 900A） //设置CH0通道串行发送端的摆幅为1000mV，去加重为9.52% （0.87dB）

WRITE（1F， 0B21）

WRITE（1E， 900C） //设置CH1通道串行发送端的摆幅为1000mV，去加重为9.52% （0.87dB）

WRITE（1F， 0B21）

WRITE（10， 8C00） //数据通道复位

PAUSE（100） //等待芯片配置生效

WRITE（1E， 901B） //检查SERDES Core内部锁相环是否锁定

READ（1F， 0011， 0011）

STOP

3.3 实验测试

由于串行口速率高达1228.8Mbps和2457.6Mbps，对PCB的layout提出较大的挑战。同时TLK3132具有非常优秀的损耗补偿能力，可以调整最佳的去加重补偿等级，以得到最佳的信号完整性性能。

在3.2节的例子中，反复发送K28.5字节数据，实际测试到的TLK3132发送端眼图如图9和图10（分别对应的串行速率为1228.8Mbps和2457.6Mbps），抖动主要来源于随机噪声，眼宽均在0.9UI以上，具有非常优越的抖动性能（通过适当调整去加重能力补偿传输线FR4的损耗，以提高SI性能）。

图10 2457.6Mbps发送侧眼图（经5inches FR4走线，调整了最优去加重补偿）

4总结

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。