SPI总线的原理是什么？怎样设计一种可复用的高速SPI总线？

SPI总线的原理是什么？怎样设计一种可复用的高速SPI总线？

1 引言

口通过软件来模拟，这就在很大程度上限制了其应用给数据传输带来不便。在FPGA技术迅速发展的时代，解决这个问题最方便的办法就是集成一个SPI核到芯片上。

这里根据业界通用的SPI总线的标准，设计一种可复用的高速SPI总线。设计过程中很多变量都采用参数形式，具体应用于工程实践时根据实际需要更改参数即可，充分体现了可复用性。

2 SPI 总线原理

3 设计原理

3.1 典型应用

SPI 接口的典型应用如图2所示，微处理器与从设备通过发送指令的方式实现双向数据传输。

3.2 模块设计

根据SPI 总线的原理，本设计的SPI Master同SPI协议兼容，在主机侧的设计相当于wishbone总线［2］规范兼容的slave设备，总体架构可分为以下3个功能模块［3］：Clock generator、Serial interface、Wishbone interface如图3所示。

3.2.1 时钟产生模块SPI-clgen设计

此模块重点考虑了奇分频的情况，为了节省资源，对奇分频的实现方式做了改动同时也能实现偶分频的情况，经过这样设计的时钟分频模块能保证分频出可靠的时钟信号。对输入主时钟的同步奇整数分频，可以简单地用一个Moore机来实现。比如，5分频的状态图如图4所示，编码采用Moore机而非Mealy机，虽然增加了状态数，但增加了可靠性。

Master核系统输入时钟clk-in通过divider分频产生clk-out，通过改变divider的值，可以实现任意分频的时钟输出［4］。其频率表达式如下：

数据传输模块是SPI的核心模块。此模块负责把并行进来的数据串行传出，串行进来的数据并行传出。对于并行进来的数据位宽比较长，比如128位的数据时，为了提高传输的速度，本文设计工作中牺牲了资源改进了以前的保守的SPI模块。SPI Master核在主机侧作为slave设备接收数据，同时作为master设备发送数据。此模块verilog代码经ISE综合后如图6所示。

3.2.3 顶层TOP模块

本文在分析协议的基础上建立了高速可复用SPI总线的基本结构，包括时钟生成模块，数据传输模块，并用上层TOP模块调用底层的两个模块。顶层模块的重要作用就是让分模块能够顺利的运作起来。所以此SPI核的顶层模块要写入控制字，通过状态机控制调用时钟生成模块和数据传输模块正常运行。其经ISE综合后如图7所示。

4 仿真与验证

为了简单仿真8bit数据传输［7］，首先进行复位，然后设置寄存器，再进行寄存器校验，无误之后进行8bit数据传输，在tx上升沿发送数据，rx下降沿接收数据，仿真波形如图9所示。同理可以仿真64bit、128bit等数据传输仿真波形。

5 结束语

随着半导体技术的进步，FPGA 的价格越来越便宜， 工作频率越来越高，使用FPGA 实现SPI 通信接口是切实可行的。

由于SPI对传输时序要求非常严格，所以本文工作中设计了一种比较可靠，稳定的时钟生成模块，它对于奇偶分频的情况分别考虑，从而避免了以往SPI总线中对系统时钟奇分频时会出现分频出的时钟不稳定的问题。数据传输模块采用较简洁的并串互转结构，一次最多可传输128位，速度是遵守SPI协议的同类器件里较快的。并且从128位到8位可选具体一次要传输多少位，有别于以往一次传输的位数为定值的情况。

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