使用用户为 LPDDR4 和 x8 或 x16 DDR4 组件接口指定的 DQS 字节交换生成管脚分配时，其中可能包含错误且需更改

使用用户为 LPDDR4 和 x8 或 x16 DDR4 组件接口指定的 DQS 字节交换生成管脚分配时，其中可能包含错误且需更改

正确完成交换的情况下不应生成此 DRC 消息，仅在执行错误交换后，才应生成此消息。此问题在 Vivado 2020.3 中已得到解决。

对于 LPDDR4/X 也同样如此，给定 LPDDR4 数据通道的 DQS 字节组必须保留在该数据通道内。在 Vivado 2020.2.2 版及所有更低版本中，DRC 下并未涵盖跨 LPDDR4 数据通道的 DQS 字节组交换，由此导致允许用户生成无效的 LPDDR4/X 管脚分配。

以下设计不受影响，无需复查：

使用默认管脚分配生成的 LPDDR4 和 DDR4 组件接口

含 DQS 字节交换的 x4 DDR4 组件接口

生成的 LPDDR4 和 DDR4 组件接口仅在单个半字节或单个字节内包含 DQ 位交换。

所有 DIMM 接口

所有软核 DDR4 IP

注：命令、控制和地址 site 位置均已固定，无法交换。

如需了解有关如何订阅新“设计咨询”通知的更多信息，请参阅（赛灵思答复记录 18683）。

解决方案

右图显示的是无效的管脚分配交换，但不生成 DRC 错误。

注：两个示例演示的 DQ 位交换均有效。

对于 LPDDR4/X，每个数据通道位宽均为 16 位，对于 x32 LPDDR4 组件，则有 2 条 16 位数据通道。

这 2 条通道分别以 DQ_A[15:0] 和 DQ_B[15:0] 来表示。如果存在 ECC 器件，那么还需要另一条 16 位数据通道用于 LPDDR4 ECC 组件，此附加通道以 DQ_A[31:16] 来表示。

设计仅允许将 DQS 字节组交换包含在其各自的 16 位数据通道内，且仅限在此情况下 DQS 字节组交换才有效。即，DQ_A[7:0] 对应 DQ_A[15:8]，DQ_B[7:0] 对应 DQ_B[15:8]，DQ_A[31:24] 对应 DQ_A[23:16]。

此 DRC 问题在 Vivado 2020.3 中已得到解决。建议升级到 2020.3 版本。

如需使用低于 2020.3 的版本，请使用本答复记录中随附的补丁，确保按正确方式生成 Vivado DRC 错误，并允许含正确管脚交换的组件设计成功完成器件镜像生成操作。 审核编辑 黄昊宇

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