硬件设计是需要考虑的高频输入、输出、时钟速率和数字接口

硬件设计是需要考虑的高频输入、输出、时钟速率和数字接口

本文中将仔细研究这些挑战。

快速的系统开发

图 2：TI 的数据采集和模式生成的硬件和软件

图 3：TI 的用于 JESD204B 数据采集或模式

FPGA 连通性以及 JESD204B 和 JESD204C 您可能要解决的最大问题之一是如何在 FPGA 中获取数据。尽管 LVDS 和 CMOS 是简易接口，但它们在设备上每个管脚上支持的速度极其有限。随着更新型的高速数据转换器更普遍地支持> 1 GSPS 的输入或输出速率，这些接口要么失去市场，要么使设计变得复杂。

为微电子行业制定开放标准的 JEDEC 创建了 JESD204，通过支持超过 12.5 Gbps 的差分对通道速率来解决此问题。但尽管 JESD204 最大限度地减少了管脚数量，但它通过对并行数据进行编码和串行化或反序列化和解码增加了接口复杂性。

到目前为止，您不得不主要依靠 JESD204 知识产权（IP）块和 FPGA 供应商提供的支持。尽管这些 IP 块可很好地工作，但它们以支持任意配置的任何设备的方式提供。这意味着很难为您的特定用例进行了解和配置。您需要花费大量精力自己设计 IP，或从第三方 IP 提供商那里寻求 IP。但如果出现问题，第三方 IP 将需要在实现方面提供帮助和支持。

TI 自有的 JESD204 快速设计 IP 可针对您的 FPGA 平台、数据转换器和 JESD204 模式进行预配置和优化。我们的 IP 需要更少的 FPGA 资源，同时还可针对每种特定用途进行定制。另一个优点是实现 JESD204 链接仅需数小时或数天，而非数周或数月的时间。

使用此新模型，您可模拟预期的设备行为并优化阻抗匹配。TI 的策略是在支持极高的输入和输出频率的设备上提供这些模型，而阻抗匹配和实现所需的频率响应则更具挑战性。

图 4：接口建模

结论

无论您使用高速数据转换器进行设计已有一段时间，还是对高速设计还不太熟悉，都不用担心，因为 TI 正设计易于使用的高速数据转换器。我们构建了一个可简化所有工作的完整开发环境，如图 5 所示。

利用可轻松实现 FPGA 集成的现成 IP、精确的 RF 系统模型以及市场上稳健的一组灵活、可扩展和可自动化的评估模块，您可缩短几个月的固件开发时间、减少昂贵的设计周期并加快从概念到原型的高速设计。

图 5：典型的高速模拟 - 数字转换器（ADC）评估环境

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。