基于Xilinx FPGA实现MIPI DPHY接口案例分析

基于Xilinx FPGA实现MIPI DPHY接口案例分析

一、 硬件上的考虑

之前咱不是介绍过，Xilinx低版本的FPGA上并不能直接支持MIPI DPHY电平标准，因此不能直接就把摄像头接到FPGA的Select IO上，咱得想办法把它变成可以认识的LVDS电平。

1. 速率的考虑

为什么说要考虑速率呢？这里一个是和FPGA内部的资源相关，另外一个是和信号完整性相关。

FPGA内部的资源是怎么个说法呢？因为是要用到Select IO的Iserdes，因此受IO时钟速率的影响，可以布线到IO的最高时钟在7系列器件里面是BUIO，可以达到800MH（Spartan-6的BUFPLL可能低一些，记得好像是600MHz来着的，有需要的可以自行查证），那么就意味着在7系列FPGA上接MIPI进来最大的Lane速率只能到1600Mbps。

另外，信号完整性是怎么一个说法呢？咱们这个毕竟是高速信号，对眼图采样窗口什么很看重的，这方面Xilinx很有经验，它给画了一条线：800Mbps，lane速率低于800Mbps的，可以通过电阻网络用很低的成本就把事儿给办了；但是速度高了可不行，采样可能就不正确了，那怎么办呢？就得用专门的level shift芯片将MIPI信号转成LVDS了。

2. 使用电阻网络

图1 电阻网络结构图

至于哪些信号要接进来，如果引脚足够多，那么所有LP信号和HS信号都可以接进来，如果不富裕且不需要用到嵌入的低速数据的话，因为咱们的Lane已知，除了HS信号外，将lane0的LP信号接进来用于状态判断就行了。

3. 使用专门的电平Level shift芯片

因为基本上MIPI还是用于手机和监控类居多，一般的SoC都支持MIPI直接输入。这方面的电平转换不多，一个是使用专用芯片，比如说国外的MC20901之类的芯片，另外国内的龙迅也有类似的。

这种方案适合800Mbps~1600Mbps应用场景，除了一些极大靶面或者极高帧率的Sensor外，大多数的一般sensor都包含在内了。

4. 超过1.6Gbps怎么办

图2 安富利使用高速Serdes的参考板

二、 软件设计

这里的软件设计只考虑介绍手撸的，对Xilinx官方IP和参考设计不做表述。这里面主要的关键点是考虑使用什么样的时钟网络拓扑。

1. 两种时钟拓扑的考量

这里面有种时钟架构可供选择，各有优缺点，根据实际情况选择之。

第一种是使用锁相环（PLL）：这种方案的有点是时钟稳定、抖动小，外部偶尔有个小毛刺可能影响不大，缺点一个是需要考虑失锁的问题，这个对连续时钟输出的没啥影响，但是对Gated时钟就比价致命，如果低功耗间隔太长，重新转到高速模式时间又太短，很有可能锁相环就失锁了，导致丢掉了HS帧前面的一部分数据找不到同步头接收失败；另一个是只能支持一种固定速率。因此，在选用这种方案的时候要特别注意。

这个两种时钟方案的结构如下图3所示。

图3 两种时钟拓扑结构

对MIPI而言，数据并串转换的最小单位是字节，DDR采样方式，因此byte_clk频率是bit_clk的1/4。

2. 物理层的接收

恢复成字节数据的第二步就是找同步头B8’H，这里千万不要用Iserdes自带的bitslip功能，因为同步字每一个HS帧就一个字节，而且每一个HS帧都要搜索同步字节。一次这里需要手撸一小段代码自己来截取为最好。

3. CSI层的实现

CSI层主要就是将1lane，或多lane的数据按照协议规定解析出来并将图像数据拼接输出，有的可能会存在多个虚拟通道，需要注意一下。MIPI 一般会分为长短帧，长帧为数据帧，一帧一般就是一行数据；短帧为标志帧，用于指示帧行的开始结束，这个我们可以根据自己的Sensor实现一种就行了，没有必要像标准那样把所有的数据类型都囊括进来。

这里需要注意一下的是，MIPI DPHY和CPHY的长帧的帧头排列方式不一样，CPHY是固定的每个通道都有6个word的的帧头信息。但是DPHY的帧头信息排布和数据一样，都是根据实际的通道数分散到各通道。

CSI层的工作时钟可以使用FPGA内部的一个合适时钟，不和MIPI的像素时钟挂钩，从CSI层出来的数据就是直接的一个一个的像素数据了。

针对特定的Sensor实现CSI层，整个MIPI的接收逻辑框图如下图4所示，整个接收逻辑所占用的Slice资源一般不会大于1K。

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