TLK3132工作原理 CPRI接口应用(一)

TLK3132工作原理 CPRI接口应用(一)

1 引言

2 TLK3132工作原理

图1 TLK3132内部功能框图

2.1 并行接口

图2 并行口等效框图

2.2 串行接口

图3 串行接口AC耦合

2.3 8B/10B编解码及通道同步

在串行链路通信中，为了实现信号时钟的恢复，需要避免出现长串0和长串1，同时保持电路上正负电平平衡，能正确地交流耦合避免信号失真，需要传输信号中的0和1数量数目相等，因此业界广泛应用8B/10B编解码方法：实现8B到10B的映射（图4），即一个字节（8bits）用10bits来表示，从中挑选出连续0或者1个数不会超过3个，0和1的个数差不大于2 （最多6个’0’或’1’）。

为了实现信号流中0和1的个数相等，在设计编码时，针对每个原码设计了两个编码，如：十六进制字节0x3B，对应两个编码分别为110110 1001（1的个数多于0）和001001 1001（0的个数多于1），在发送过程中不断统计当前数据流中0和1的个数差，如果0的个数大于1的个数，则发送0X3B字节时取前面一种编码；反之，则取后面一种编码，这样就不断平衡数据流中0和1的个数，保持串行数据中0和1的数量相同。

图 4 8B/10B映射

串行通信中，除了有效数据外，还需要一些控制字符传送某些控制协议。因此，在8B/10编码中，包含下面两种信息：

1）D分组，用于传递有效业务数据；

2）K分组，用于传递控制信息等，如K28.5控制字符10B编码包含0011111010或1100000101（连续5个’1’或’0’，称为Comma，千兆以太网使用的8B/10B编码方案中Comma是唯一的），用于定位串行数据流中每10个bits组的边界，避免数据流出现错误时无法界定每10bit的边界，导致链路中断。

2.4 时钟电路

1）高速SERDES Core包含了一个高频倍频器（用于产生高速串行数据）和一个基于相位内插的CDR（在接收端用于从串行数据中恢复时钟）。

3）PLL1、PLL2、PLL3和PLL4作为倍频器，和前级抖动滤除锁相环电路配合，分别产生适合的时钟频率以满足系统各个模块的需求。

图5 内部时钟架构

图6 TLK3132内部锁相环环路带宽

2.5 PRBS测试

2.6 MDIO接口和寄存器访问

TLK3132内部寄存器访问通过MDIO管理接口实现（遵循IEEE 802.3 Clause 22规格），包括管理数据时钟（MDC）和管理数据输入输出（MDIO）。由于Clause 22直接寻址寄存器空间限制，TLK3132增加了一些扩展寄存器，故支持两种寻址方式：

1）直接寻址：主要包括与物理层相关的链路配置，地址空间分布在0x00~0x1F，PA［0］的高低电平决定对TLK3132的CH0通道或CH1通道进行操作；

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