数字接口至转换器的业界标准——JESD204

数字接口至转换器的业界标准——JESD204

JESD204——它是什么？

图1. JESD204最初标准。

这种认识促成了JESD204第一个修订版的发布，即JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps，另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能，即支持多通道。

图2. 第一版——JESD204A。

2011年7月，第二版本标准发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。此外，支持的数据速率也提升到12.5 Gbps，并划分器件的不同速度等级。此修订版标准使用器件时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。

图3. 第二个（当前）修订版——JESD204B。

在之前的JESD204标准的两个版本中，没有确保通过接口的确定延迟相关的条款。JESD204B修订版纠正了这个问题。通过提供一种机制，确保两个上电周期之间以及链路重新同步期间，延迟是可重现和确定性的。其工作机制之一是：在定义明确的时刻使用SYNC~输入信号，同时初始化所有通道中转换器最初的通道对齐序列。另一种机制是使用SYSREF信号——一种JESD204B定义的新信号。SYSREF信号作为主时序参考，通过每个发射器和接收器的器件时钟以及本地多帧时钟对齐所有内部分频器。这有助于确保通过系统的确定延迟。JESD204B规范定义了三种器件子类：子类0——不支持确定性延迟；子类1——使用SYSREF的确定性延迟；子类2——使用SYNC~的确定性延迟。子类0可与JESD204A链路做简单对比。子类1最初针对工作在500MSPS或以上的转换器，而子类2最初针对工作在500MSPS以下的转换器。

除了确定延迟，JESD204B支持的通道数据速率上升到12.5 Gbps，并将器件划分为三个不同的速度等级：所有三个速度等级的源阻抗和负载阻抗相同，均定义为100 Ω ±20%。第一速度等级与JESD204和JESD204A标准定义的通道数据速率相同，即通道数据电气接口最高为3.125 Gbps。JESD204B的第二速度等级定义了通道数据速率最高为6.375 Gbps的电气接口。该速度等级将第一速度等级的最低差分电平从500 mV峰峰值降为400 mV峰峰值。JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps 的电气接口。该速度等级电气接口要求的最低差分电平降低至360 mV峰峰值。随着不同速度等级的通道数据速率的上升，通过降低所需驱动器的压摆率，使得所需最低差分电平也随之降低，以便物理实施更为简便。

JESD204——为什么我们要重视它？

这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。图4显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。

图4. CMOS、LVDS和CML驱动器功耗比较。

在大约150 MSP至200 MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。

同样，针对给定的转换器分辨率和采样率，所需的引脚数目也大为减少。表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目，转换器具有各种通道数和位分辨率。在CMOS和LVDS输出中，假定时钟对于各个通道数据同步，使用CML输出时，JESD204B数据传输的最大数据速率为4.0 Gbps。从该表中可以发现，使用CML驱动器的JESD204B优势十分明显，引脚数大为减少。

表1. 引脚数比较——200 MSPS ADC

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