基于FPGA异步串行通信接口模块设计与实现

基于FPGA异步串行通信接口模块设计与实现

０　引　　言

在基于ＦＰＧＡ的工程实践中，常需要其与串口设备通信，但在Ｘｉｌｉｎｘ现有的开发环境ＩＳＥ中没有相关的ＩＰ核。目前也有使用ＦＰＧＡ设计ＵＡＲＴ的例子［９－１３］后，但有的参数固定，缺乏通用性。本文设计和实现了参数可在线配置的ＵＡＲＴ接口模块，为ＦＰＧＡ与其他设备通信提供了一种可靠途径。

１　ＵＡＲＴ串行通信简介

ＵＡＲＴ属于异步通信接口，通信双方需约定好波特率。国际上规定了一系列标准的波特率，如９　６００ｂ／ｓ、１９　２００ｂ／ｓ、１１５　２００ｂ／ｓ等。ＵＡＲＴ每一数据帧，依次由起始位（１位）、数据位（５～８位），奇偶校验位（可选的１位）以及停止位（１～２位）组成。其中数据位部分是从最低位先开始传送的；奇偶校验位是对１帧数据中的数据部分和校验位计算，使‘１’的个数满足奇数个或偶数个。当ＵＡＲＴ空闲时，收发引脚ＲＸＤ与ＴＸＤ均是高电平。一旦需要发送数据，则首先向ＴＸＤ引脚输出低电平作为起始位，表示１帧数据的开始。而在接收数据时，检测到起始位将启动一次数据接收流程。

２　系统设计

本文设计的ＵＡＲＴ通信接口主要由波特率产生模块、发送模块、接收模块以及微处理器接口模块组成。各模块使用ＶＨＤＬ语言来表述，模块之间的信号连接是通过顶层文件中的元件例化语句实现。

整个设计的结构框图如图１所示。设计和实现的ＵＡＲＴ通信模块主要功能如下： １）实现了串行数据的发送和接收。 ２）停止位可设置（１位或２位）。

３）可设置是否启用奇偶校验功能，以及校验模式设置即选择奇校验还是偶校验。

４）波特率可配置。标准的波特率系列中从９　６００～１１５　２００ｂ／ｓ均可设置，同时还支持自定义的波特率。 ５）设计了微处理器接口，通过接口可访问ＵＡＲＴ内部寄存器，配置ＵＡＲＴ参数，读写收发数据。

３　ＵＡＲＴ各模块的设计

下面详细介绍ＵＡＲＴ各模块的设计思路和方法，同时给出了主要模块的行为仿真时序图。

３．１　波特率发生模块

３．２　发送模块

发送模块按照用户设置，将ＴｘＨｏｌｄｅｒ中的并行数据串行发送出去，其核心为１个有限状态机，其状态转换如图２所示。

１）Ｉｄｌｅ状态 当系统上电复位之后，发送状态机即进入此状态。若不向发送缓冲器写入数据，那么ＴｘＤａｔａＶａｌｉｄ为低电平，表示发送缓冲器空，状态机始终在此状态循环等待，ＴＸＤ引脚输出高电平。

２）Ｓｔａｒｔ状态 一旦向发送缓冲器ＴｘＨｏｌｄｅｒ 中写入数据，ＴｘＤａｔａＶａｌｉｄ即变为高电平。状态机由Ｉｄｌｅ状态切换到Ｓｔａｒｔ状态，ＴＸＤ输出低电平，输出起始位。

３）Ｓｈｉｆｔ状态 １位波特时间过后，状态机无条件的转换到Ｓｈｉｆｔ状态，即使能发送移位寄存器，开始将并行数据逐位右移，实现并串转换并输出到ＴＸＤ。当输出的数据个数达到Ｄａｔａｂｉｔ设定的数据位宽时，便转换到Ｐａｒｉｔｙ或者Ｓｔｏｐ＿１ｂｔ状态，否则仍转换到该状态。

４）Ｐａｒｉｔｙ状态 若数据位部分发送完毕，且奇偶校验使能位ＰａｒｉｔｙＥｎ＝‘１’时，则转换到该状态。该状态下，根据已发送的数据和选择的校验模式，发送校验位。

５）Ｓｔｏｐ＿１ｂｉｔ状态 无论停止位为１位还是２位，都先转换到Ｓｔｏｐ＿１ｂｉｔ状态，先输出１位停止位。由该状态转换下一状态时，次态会有多种情况。若设置了ｓｔｏｐｂｉｔ为‘１’即选择２位停止位时，次态为ｓｔｏｐ＿２ｂｉｔ；若ｓｔｏｐｂｉｔ为‘０’且发送缓冲器为空时，次态即转换到ｉｄｌｅ状态，否则转换到ｓｔａｒｔ状态开始新一轮的数据发送。

６）Ｓｔｏｐ＿２ｂｉｔ状态 若选择２位停止位时，才会进入此状态。持续１个波特时间后，根据ＴｘＤａｔａＶａｌｉｄ状态，进入Ｉｄｌｅ状态待命，或进入Ｓｔａｒｔ状态开始新１轮的数据发送。

发送模块的行为仿真时序图如图３所示。其ＵＡＲＴ参数设置为偶校验、８位数据位和１位停止位。ｔｘｃｌｋ为发送采样时钟信号，在该信号的上升沿，发送状态机状态翻转，同时数据被送到ＴｘＯｕｔ（ＴＸＤ）引脚。图中ＴｘＯｕｔ输出的数据为“００１００１１００１１”，去掉起始位、校验位和停止位后即为待发送的数据０ｘ３２。由仿真所得发送模块的时序图可知，该模块各信号仿真结果正确无误。

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。