TMS320F2812慢速外设接口的时序控制

TMS320F2812慢速外设接口的时序控制

由图1、2可知，在建立阶段，相应XINTF区的片选信号变为低电平，地址有效；默认情况下，该阶段的周期为最大值——6个XTIMCLK周期。在激活阶段，对外部器件进行访问：在读访问时，读选通信号(XRD)变低并将数据锁入DSP；在写访问时，写使能信号(XWE)变低并将数据放置在数据总线上。默认情况下，该阶段的周期为最大值——14个XTIMCLKK。在跟踪阶段，读或写选通信号变回为高电平，但其地址仍保持有效。默认情况下，该阶段的周期为最大值——6个XTIMCLK周期。    由此可得，F2812的读、写周期(激活阶段)的最大值为14个XTIMCLK周期。如果将XTIMCLK的频率设置为SYSCLKOUT的1/2，则读、写周期的最大值为180 ns；并且，其读、写操作数据的保持时间最大可以达到6个XTIMCLK周期——80 ns。因此，F2812能够实现与常用外围芯片的时序匹配，如RAM、D/A等；但是，当遇到读、写周期十分缓慢的输入/输出设备，如液晶显示模块、打印机、键盘时，就需要设计相应的外部硬件等待电路。

扩展了32个XCLKOUT周期，等待状态为853 ns，满足液晶模块的时序要求；但在实际应用中，由于液晶模块的显示速度过快，显示效果不是很好。这里，由于采用了CPLD芯片，可以修改VHDL程序，将循环次数由32次增加到146次，从而可以很方便地将等待状态延长为4 μS左右，实际效果也满足了要求。

6 结论    F2812的外部接口设计较之已有的DSP更加独立、灵活。本文给出的它与外部慢速设备时序匹配的方法，简单清楚、访问直接、控制编程容易，有助于深入了解F2812芯片的时序特点，进一步方便了该芯片的推广使用。

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