数Gbps存储器接口架构的设计挑战及解决方案

数Gbps存储器接口架构的设计挑战及解决方案

苛刻的物理效应

在开发数Gbps接口架构时，设计必须能够克服一些物理效应。这些物理效应会影响信号时序并减小电压余量，从而限制系统的性能。经验丰富的系统设计工程师对这些物理效应非常熟悉。在很多的新一代产品设计中，他们不断面临这些物理效应的挑战，最终都很好地解决了这些挑战。但对于数Gbps接口设计来说，这些问题愈加严重，并提出了更高的挑战性，因此它们迫切需要更新的解决方案。

阻抗不连续性和ISI效应在低于兆比特每秒的传输速率时并不是主要问题，但在数Gbps速率下，625ps数据眼图很常见。如果终端阻抗不匹配，或者通道中存在太多不连续性，或者寄生输入电容太高，设计工程师希望发送的625ps数据眼图在到达接收器时将变成300ps数据眼图。

在高性能SERDES应用中，常用来解决高频衰减问题的通道均衡技术可能不适合DRAM系统，因为这种系统的I/O电路必须针对延时、功率和成本进行优化。

因此，单端信号系统必须采取板级信号隔离技术来解决串扰问题。随着数据速率的提高，设计工程师必须增加电气通道的间距才能避免串扰效应。换句话说，设计工程师必须在发送器和接收器之间以及控制器和DRAM之间开发一个更昂贵的传输线系统，才能满足数Gbps数据速率的单端信号系统的要求。

走线长度匹配、偏移和高速时钟分配

走线长度匹配在低速接口设计中可以轻易忽略掉，但对数Gbps接口来说，走线长度不能忽略。一个信号在典型主板上传输一英寸距离需要大约 100ps。例如信号沿着典型的存储器通道传输的时间可能需要500ps。在数Gbps系统中，500ps与整个数据眼图的宽度一样大。

当电气互连的信号传输时间与数据眼图宽度相当，且只有一个芯片到芯片信号时，不会出现其它新问题。但如果是总线信号，比如16、32或64条走线，并且所有信号都工作在数Gbps数据速率时，则是另外一回事。

就高速时钟分配而言，存储器系统与采用先进的时钟/数据恢复(CDR)技术的SERDES或电信设计存在本质区别。在存储器系统中，传输通常可以被认为是“源同步”的。比如，存储控制器都有一个到DRAM的数据接口和到DRAM的时钟参考接口(通常是命令总线的一部分)，因此DRAM的时钟信号与存储控制器用来同步其数据传输的时钟有直接关系。

在XDR DRAM系统中，存储控制器中的FlexPhase电路可以解决走线长度匹配和均步时钟问题。当数据发送到DRAM时(写操作)，该电路可以智能地预测偏移数据;在从DRAM接收数据时(读操作)，该电路可以对数据进行去偏移。此外，还采用先进的校准技术来自动优化去偏移和预偏移值。

在DDR3存储器系统中，数据接口使用选通组(DDR特有的信号组)处理走线长度匹配和时钟问题。数据选通或DQS被定义为时序参考信号，伴随数据从DRAM发送到控制器(读操作)或从控制器发送到DRAM(写操作)。

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