QDR SRAM与Spartan3 FPGA的接口设计

QDR SRAM与Spartan3 FPGA的接口设计

1 QDR SRAM的介绍及其性能描述

现有的大部分SRAM都是在PC时期针对高效传输PC型单精度输入输出数据而设计的。在大多数的网络应用中，SRAM和记忆控制器之间的连续数据传输是必需的。在这些应用中，存储器的读和写操作之间要进行连续不断的变化。在这种情况下标准的同步管道SRAM等单一的输入/输出装置就不能很好地满足要求。零总线变换SRAM就是一种优化了的SRAM类型。它在读周期与写周期切换时不需要变换周期，从而使得总线利用率达到了100%。而对大多数的网络应用来说，零总线变换SRAM在数据吞吐量方面的提高还远远不够。QDR的出现则进一步改进了SRAM结构。

1.2 QDR SRAM的输入状态描述

QDR SRAM有四个时钟：K，Kn，C和Cn。K和Kn是用来控制输入数据采样的，C和Cn则是用来控制SRAM数据输出的。所有的数据操作都是在K的上升沿进行的。QDR SRAM有一个简单的控制结构。两个控制信号：读控制信号(RPSn)和写控制信号(WPSn)分别用来控制SRAM的读和写操作的进行。这两种信号在K的上升沿时刻被采样。对QDR来说，地址的输入是读端口和写端口所共用的。对于CY7C1302来说，读操作是在K的上升沿时刻开始进行的，写操作是在Kn的上升沿时刻开始进行的。即地址总线的前半个时钟周期提供读操作的地址，后半个时钟周期提供写操作的地址。其数据线是单向的，在每个循环周期内可以传输两个字的数据。

一个时钟的上升沿可以使QDR SRAM在同一个时钟周期内实现对同一地址的读、写访问。这样QDR就会把写数据传输到读端口以确保把有效的数据输出至数据总线。这样就保证了数据的一致性。

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