ST-BUS总线接口模块的Verilog HDL设计

ST-BUS总线接口模块的Verilog HDL设计

ST-BUS收发模块设计与仿真    如图1所示，ST-BUS总线的数据收发遵守以下规则：发送端在时钟C2的上升沿发送，而接收端则在C2的下降沿采数据，且同步脉冲在0时隙开始的第一个C2上升沿处保持低电平。

ST-BUS接收模块    ST-BUS接收模块主要根据控制模块所设置的ST-BUS时隙等参数接收所需时隙的数据，并将接收到的数据送给控制模块，其原理结构框图如图2(a)所示。

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