Xilinx的四个pynq类和PL接口

Xilinx的四个pynq类和PL接口

PS/PL Interfaces

Zynq在PS和PL之间有9个AXI接口。 在PL方面，有4x AXI Master HP（高性能）端口，2x AXI GP（通用）端口，2x AXI Slave GP端口和1x AXI Master ACP端口。 PS中还有连接到PL的GPIO控制器。

1.GPIO - 通用输入/输出

2.MMIO - 内存映射IO

3.Xlnk - 内存分配

使用的类取决于IP连接的Zynq PS接口以及IP的接口。

连接到AXI Master端口的IP不受PS的直接控制。 AXI Master端口允许IP直接访问DRAM。在执行此操作之前，应分配内存以供IP使用。 Xlnk类可用于执行此操作。对于PS DRAM和IP之间的更高性能数据传输，可以使用DMA。 PYNQ提供DMA类。

在设计自己的 overlay时，您需要考虑所需的IP类型以及它如何连接到PS。然后，您应该能够确定使用IP所需的类。

PS GPIO

从Zynq PS到PL有64个GPIO（线路）。

来自PS的PS GPIO线可以作为非常简单的方式用来进行PS和PL之间通信。 例如，GPIO可用作复位或中断的控制信号。

IP连接到GPIO，不必映射到系统存储器映射。

有关使用PS GPIO的更多信息，请参阅PS GPIO部分。

MMIO

连接到AXI Slave GP端口的任何IP都将映射到系统存储器映射中。 MMIO可用于读/写内存映射位置。 MMIO读或写命令是将32位数据传输到存储器位置或从存储器位置传输32位数据的单个事务。 由于不支持突发指令，MMIO最适合从IP连接到AXI Slave GP端口读取和写入少量数据。

有关使用MMIO的更多信息，请参阅MMIO部分。

Xlnk

有关使用Xlnk的更多信息，请参阅Xlnk部分。

DMA

AXI stream接口通常用于高性能流应用。 AXI stream可以通过DMA与Zynq AXI HP端口一起使用。

pynq DMA类支持AXI直接内存访问IP。 这允许数据从DRAM读取，并发送到AXI stream，或从stream接收并写入DRAM。

有关使用DMA的更多信息，请参见DMA部分。

Interrupt

有一些专用中断与python环境中的asyncio事件相关联。 要集成到PYNQ框架中，必须将专用中断连接到AXI中断控制器，该控制器又连接到PS的第一个中断线。 如果需要超过32个中断，则可以级联AXI中断控制器。 对于不受PYNQ直接控制的IP，例如SDSoC加速器，这种安排使其他中断空闲。

中断由Interrupt类管理，实现基于asyncio构建，asyncio是Python标准库的一部分。

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