优化高速接口的时序裕量

优化高速接口的时序裕量

如果考虑最坏情况下的输入建立时间、时钟到输出的延迟、传输延迟、时钟偏移和时钟抖动，通过计算最高频率就可以得到系统的最小周期时间。最高频率计算如下：

tCO(max, SRAM) + tPD(max) + tSU(max, CTRL) + tSKEW(max, CLK) + tJIT(max, CLK) < tCYC

通过计算保持时间可发现系统输出数据太快，影响了系统接收器件的输入保持时间。这样，最坏情况将发生在数据最早输出的时候。计算公式如下：

*tDOH < 0意味着在下一个时钟上升沿/下降沿前数据已变得无效。所需的最小保持时间计算如下：

tDOH + tPD - tSKEW - tJIT > tH

-0.45 ns + tPD - 0.2 ns - 0.2 ns > 0.4 ns

-0.85ns + tPD > 0.4 ns

tPD > 1.25 ns

tCO + tPD + tSU + tSKEW + tJIT < tCYC/2

0.45ns+1.25ns+0.5ns+0.2ns+0.2ns

2.6ns

5.2ns

192MHz>fCYC

在FR4电路板上走线的长度为7.82英寸和典型时序参数的前提下，可满足工作频率可高达192MHz时的时序预算要求。对于那些板空间有限的系统，7.82英寸的最小走向长度约束就成了系统难以满足的一个要求。

tDOH + tPD(trace) + tPLL/DLL_DELAY - tSKEW - tJIT > tH

tCO + tPD + tSU + tSKEW + tJIT + tJIT_PLL/DLL < tCYC/2

如 前所述，如果使用FR4电路板，走线延迟约为160ps/英寸。鉴于很高频率下数据有效窗口已变为2ns(例如对250MHz的DDR器件而言)甚至更 小，这个数字是非常重要的。时钟信号之间的偏移也会显著减小时序裕量。我们将会看到源同步时钟可以明显减少传输延迟、偏移和抖动，使时序收敛更容易达到。

源同步定时的优点

在 典型的源同步处理中，与每个数据字相关联的时钟上升沿被发送出来(DDR存储器每个时钟周期可能有多个数据)，接收器件使用这个时钟上升沿来锁存数据，然 后再将数据与主时钟或公用时钟同步。由同一个器件对时钟信号和数据/控制信号进行同步后传送，实际上就消除了主板电路信号相对时钟信号的传输延迟。

但是采用源同步定时就需要考虑不同的主板布线。在一个带有独立时钟发生器的系统中，该时钟发生器为多个器件提供时钟信号，首要的问题是电路长度的设计应使所有的时钟沿同时到达器件，这可能需要延长连接时钟发生器旁边器件的走线长度。

采用源同步的方法，主要的问题是通过匹配输出时钟和数据信号的走线长度来保持时钟和数据之间的相位对准。如果走线正确匹配，相对时钟信号的数据传输延迟就不复存在了。

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