【翻译】基于Verilog设计的时序注意事项【Quartus　ＩＩ】【Ｄｉｇｉｔａｌ　Ｌｏｇｉｃ】

【翻译】基于Verilog设计的时序注意事项【Quartus　ＩＩ】【Ｄｉｇｉｔａｌ　Ｌｏｇｉｃ】

本指南讲述Altera的Quartus　ＩＩ软件如何处理基于Verilog硬件描述语言的设计里时序问题。讨论多种时序参数并解释如何指定时序约束。

目录

1 电路范例

2 时序分析报告

3 指定时序约束

4 时序仿真

Quartus　ＩＩ软件包含一个时序分析模块用来执行对在ＦＰＧＡ芯片里编译实现的电路的所有时序延迟的详细分析。本指南讨论执行的分析的种类和演示如何指定特殊的计时要求。讨论的前提是假设读者已经熟悉Quartus　ＩＩ的基本操作。

完成本指南，读者将学到：

定时分析器估计的参数指定时序参数的期望值使用时序仿真

本指南范例的时序结果有Quartus　ＩＩ　９.１版产生，其他版本同样可以使用。

1 电路范例

在通过输入和输出寄存器穿过组合逻辑元件的长路径的电路里，时序问题很重要。我们将用图１所示的加/减电路作为范例。它可以加、减，并用２的补码表示计算ｎ位的数。２个主要的输入是数Ａ＝ａ＿ｎ－１ａ＿ｎ－２．．．ａ＿０和数Ｂ＝ｂ＿ｎ－１ｂ＿ｎ－２．．．ｂ＿０，主要的输出是Ｚ＝ｚ＿ｎ－１ｚ＿ｎ－２．．．ｚ＿０．另一个输入是ＡｄｄＳｕｂ控制信号，当ＡｄｄＳｕｂ＝０时Ｚ＝Ａ＋Ｂ，当ＡｄｄＳｕｂ＝１时Ｚ＝Ａ－Ｂ．第２个控制输入是Ｓｅｌ，用来选择计算器的操作模式。如果Ｓｅｌ＝０，执行Ｚ＝Ａ＋－Ｂ，如果Ｓｅｌ＝１，当前的Ｚ的值将加上Ｂ或者减去Ｂ。如果加或减操作产生算术溢出，一个输出信号，Ｏｖｅｒｆｌｏｗ将有效。

为使处理异步输入信号较容易，在时钟的上升沿它们将加载到触发器。因此，输入Ａ和Ｂ将被加载到寄存器Ａｒｅｇ和Ｂｒｅｇ，而Ｓｅｌ和ＡｄｄＳｕｂ将被加载到触发器ＳｅｌＲ和ＡｄｄＳｕｂＲ。加减电路将结果放到寄存器Ｚｒｅｇ。

图2用Verilog代码描述了电路。在我们的例子里，指定n=16.按以下实现：

创建一个工程addersubtractor。工程里包含图2所示代码的文件addersubtractor.v。为了方便，这个文件已经包含在DE2附带光盘的DE2_tutorial\design_files里，在Altera的DE2主页也可以找到。选择DE2上的FPGA芯片，Cyclone II EP2c35F672C6。编译这个设计。

2 时序分析报告

图　３

图　４

图　５

图４的表格也显示了其他时序结果。ｆｍａｘ作为电路里２个寄存器之间的最长时延，并没有在芯片的引脚的输出信号标出。从时钟源的时钟信号的有效沿到相应的输出引脚的输出信号的产生所消耗的时间叫做这个引脚的ｔｃｏ延迟。我们的电路里最坏的情况下，ｔｃｏ是９.３７８ｎｓ。单击时序分析器区域的ｔｃｏ，如图６所示，第一行显示从有效时钟沿到信号的传输从寄存器Ｚｒｅｇ的位１１到输出引脚ｚ１１花了９.３７８ｎｓ。图４中的其他两个参数是设置时间ｔｓｕ和保持时间ｔｈ。

图　６

3 指定时序约束

到这一步，我们已经在没有指示Quartus　ＩＩ要求的电路速度性能前提下编译了代码。在缺乏时序约束条件下Quartus　ｉｉ为了保证快速编译可以很好的但不是最优实现电路。如果结果不符用户的期望，可以指点时序约束。例如，我们范例里的电路要在２５０ＭＨｚ时钟下工作，而不是图４所示的ｆｍａｘ。可以按照以下实现设置ｆｍａｘ约束：

选择Ａｓｓｉｇｎｍｅｎｔｓ　＞　Ｔｉｍｉｎｇ　Ｓｅｔｔｉｎｇｓ　打开图７所示的Ｔｉｍｉｎｇ　Ｒｅｑｕｉｒｅｍｅｎｔｓ　＆　Ｏｐｔｉｏｎｓ窗口。在这个窗口可以指定不同的参数值。在Ｃｌｏｃｋ栏指定ｆｍａｘ为２５０ＭＨｚ，单击ＯＫ。重新编译电路。打开时序分析器的总结可以看到新的ｆｍａｘ，如图８所示。

图　７

图　８

如果指定的参数值太高，Quartus　ＩＩ会提示。

指定３００ＭＨｚ不能达到，因为电路的一条或多条长延迟。通过单击时钟设置输入高亮显示来查找最关键的路径。然后，右击，选择Ｌｏｃａｔｅ　＞　Ｌｏｃａｃｅｔ　ｉｎ　ＲＴＬ　Ｖｉｅｗｅｒ。注意从触发器AddSubR到Ｏｖｅｒｆｌｏｗ的路径。

图　１０

4 时序仿真

时序仿真形象的显示了延迟。

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